verilog串口通信程序

FPGA實現RS-232串口收發的仿真過程(Quartus+Synplify+ModelSim)(2007-09-11

12:17:37)

verilog串口通信程序

就結合網上的參考資料和自己的琢磨,做了這個東西。

針對我這個小程序結合FPGA的開發流程,主要走了以下幾步: 1. 文本程序輸入(Verilog HDL)

2。 功能仿真(ModelSim,查看邏輯功能是否正確,要寫一個Test Bench) 3。 綜合(Synplify Pro,程序綜合成網表)

網上關于RS-232的異步收發介紹得很多,最近沒事學著摸索用ModelSim來做時序仿真,

4。 布局布線(Quartus II,根據我選定的FPGA器件型號,將網表布到器件中,并估算出相應的時延)

5。 時序仿真(ModelSim,根據時延做進一步仿真)

這里貼出我的程序和各個詳細步驟,能和各位正在學習的新手們一起分享。 0. 原理 略

一、文本程序輸入(Verilog HDL) 發送端: module trans(clk, rst, TxD_start, TxD_data, TxD, TxD_busy ); input clk, rst, TxD_start;

input[7:0] TxD_data; // 待發送的數據 output TxD, // 輸出端口發送的串口數據 TxD_busy; reg TxD;

reg [7:0] TxD_dataReg; // 寄存器發送模式,因為在串口發送過程中輸入端不可能一直保持有效電平 reg [3:0] state;

parameter ClkFrequency = 25000000; // 時鐘頻率-25 MHz

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